一种共用底板验证电路的芯片物理验证方法及其evb板-k66凯时

申请/专利权人：上海芯联芯智能科技有限公司

申请日：2023-11-24

公开（公告）日：2024-03-08

公开（公告）号：cn117669481a

主分类号：g06f30/398

分类号：g06f30/398

优先权：

专利状态码：在审-公开

法律状态：2024.03.08#公开

摘要：本发明公开了一种共用底板验证电路的芯片物理验证方法及其evb板，包括如下步骤：统计常用的芯片接口，将该芯片接口设计在共用底板上，并与芯片接口分别匹配验证电路，将匹配的验证电路集成在共用底板上，匹配的验证电路合称共同验证电路，共用底板上还设计特色功能接口；芯片核心板匹配每个项目芯片，芯片电源及与该芯片匹配的最小系统电路设计在芯片核心板上；根据每个项目芯片再单独设计特色功能子板；将芯片核心板插入共用底板上的芯片接口上，再将特色功能子板插入共用底板上的特色功能接口上，然后开始进行功能验证。本发明将多个验证电路集成在共用底板上，每次新芯片回片后，直接调用现有的验证电路即可，不再重复打板、重复验证。

主权项：1.一种共用底板验证电路的芯片物理验证方法，其特征在于，包括如下步骤：s1：统计常用的芯片接口，将该芯片接口设计在共用底板上，并与芯片接口分别匹配验证电路，将匹配的验证电路集成在共用底板上，匹配的验证电路合称共同验证电路，共用底板上还设计特色功能接口；s2：芯片核心板匹配每个项目芯片，芯片电源及与该芯片匹配的最小系统电路设计在芯片核心板上；s3：根据每个项目芯片再单独设计特色功能子板；s4：将芯片核心板插入共用底板上的芯片接口上，再将特色功能子板插入共用底板上的特色功能接口上，然后开始进行功能验证。

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